Verilog

[ModelSim] Verilog 조합회로 설계 방법

논리회로에는 조합회로와 순차회로가 있다. 조합회로와 순차회로의 차이를 간단하게 설명하면 다음과 같다. 조합회로 순차회로 출력 = 입력의 조합 출력 = {입력의 조합(조합회로), 상태의 조합(기억소자)} ModelSim을 활용하여 조합회로를 설계해보겠다. 1. 디자인 파일 설계 방법 조합회로는 2가지 방식으로 디자인 파일(RTL 파일)을 설계한다. 1) wire로 선언하여 조합회로를 만드는 방법 wire 신호선 이름; assign 신호선이름 = 입력/신호의 조합; 2) reg로 선언하여 조합회로를 만드는 방법 reg 신호선 이름; always ( sensitivity list 신호이름s ) begin 신호선이름 = 입력/신호의 조합; end 2. 기술 설계 방법 - 구조적 기술방법 설계(Gate level..

[티스토리][highlight.js] 코드 문법 강조시키기 (verilog syntax highlight)

티스토리 기본 기능 중에 '코드블럭'이 있다. 해당 창에 코드를 입력하면 문법에 맞게 색깔이 변하는 기능으로, 꽤나 편하게 사용 중이었다. 그러나, 여러가지 언어들 중에 verilog가 없다... 그래서 찾은 방법이 highlight.js 이다. 1. highlight.js 접속 https://highlightjs.org highlight.js Version 10.3.2 Tiny tiny release, just to fix the website incorrectly not listing Javascript in the list of languages you could choose for a custom build. There are no other changes. highlightjs.org 2. Ge..

[ModelSim] 프로젝트 생성 및 실행 방법

Verilog 파일을 실행하기 위해서는 모델심(ModelSim) 프로그램을 이용한다. 모델심 프로그램을 실행하면 위와 같은 창이 화면에 뜬다. 그렇다면 모델심이 열리고 있다는 뜻이다. 모델심 초기화면 모델심을 열면 다음과 같이 화면이 뜬다. 여기서 Verilog 파일을 실행하기 위해서는 프로젝트를 만들어야 한다. 그래서 이번 시간에는 프로젝트를 생성하는 방법에 대해서 알아보려 한다. 1. Creat Project [File] - [New] - [Project...]를 통해 프로젝트를 생성한다. 다음과 같이 Create Project 창이 화면에 뜬다. 프로젝트 이름(Project Name)을 입력하고, 프로젝트 경로를 원하는 곳(Project Loaction)으로 변경하면 된다. 경로를 변경하지 않아도 ..