[ModelSim] Verilog 조합회로 설계 방법

논리회로에는 조합회로와 순차회로가 있다.

조합회로와 순차회로의 차이를 간단하게 설명하면 다음과 같다.

조합회로	순차회로
출력 = 입력의 조합	출력 = {입력의 조합(조합회로), 상태의 조합(기억소자)}

 

ModelSim을 활용하여 조합회로를 설계해보겠다.

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1. 디자인 파일 설계 방법

조합회로는 2가지 방식으로 디자인 파일(RTL 파일)을 설계한다.

 

1) wire로 선언하여 조합회로를 만드는 방법
  wire 신호선 이름;

  assign 신호선이름 = 입력/신호의 조합;

 

2) reg로 선언하여 조합회로를 만드는 방법
  reg 신호선 이름;

  always ( sensitivity list 신호이름s ) begin   신호선이름 = 입력/신호의 조합; end

 

 

 

 

2. 기술 설계 방법

- 구조적 기술방법 설계(Gate level)
  --> 단순히 선을 연결 (입력/중간신호/출력을 회로를 그리듯이 연결하는 방식)
- 데이터 플로우 기술방법 설계(Dataflow level)
  --> 특정 신호가 어떻게 변환되며, 결과를 도출하는 지를 기술(단, 조합회로만)
        assign 신호 = 입력/신호의 조합;
- 알고리즘 기술방법 설계(행위 레벨: Behavioral or algorithmic level)
  --> C언어의 설계방식과 유사함
       always () 구문안에는 각종 if문과 case문

 

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- 참고 - 

Verilog HDL 디지털 설계와 합성의 길잡이 (한국어판)